EPSON石英晶體諧振器電路設計暨測試驗證介紹(完整篇)
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愛普生石英晶體諧振器電路設計暨測試驗證介紹
How to design & verify a Stable Oscillation Circuit from Crystal unit
EpsonX’TALMatchingTest技術介紹 -AN011-A(十二月)
選擇高品質石英晶體諧振器指標
傳統石英晶體諧振器(下稱石英元件)是電子產品中不可或缺的頻率控制元件，可產生穩定電子電路所需的工作頻率，因應目前資訊、通訊產業、車用、工業控制的各類應用產品，更是無法取代的頻率穩定元件。一般使用者來說，選擇石英元件以成本考量 為第一要件，但本文並非鼓勵以此項為首要條件，建議以市場主流尺寸、晶片設計方 式、電極面設計導電材料(鍍金)、頻率穩定度與可靠度為主(參閱下圖一. 石英元件等 效電路暨相關參數名)，取得高品質石英元件後，依照搭配主晶片選擇適合石英晶振負 載電容值，再進行振盪電路迴路匹配調整其頻率精準度、驅動功率、負性阻抗特性，並符合整體系統搭配應用。其相關內容如下：
【第一部】 石英振盪器電路周邊所需元器件和功能說明
石英振盪器設計電路種類非常多元，當振盪電路設計不當時，容易產生振盪電路不穩定或異常等情況，故在進行振盪電路設計時，必須事前評估整體相關電路和周邊元器件特性選擇是否符合適正設計規範。
目前最常見設計為考畢斯振盪電路(參閱圖二)，其電路本身的電子元器件需求最精 簡、穩定性高、周邊所需電子元器件取得方便，常運用在石英振盪電路設計上。
我們先簡單說明其周邊元器件功能，
目前最常見設計為考畢斯振盪電路(參閱圖二)，其電路本身的電子元器件需求最精 簡、穩定性高、周邊所需電子元器件取得方便，常運用在石英振盪電路設計上。
我們先簡單說明其周邊元器件功能，
1. Rf(FeedBackResistance-迴授電阻):
為振盪電路必要設計元件，其目的是用於反向器增益放大信號用，無此迴授電阻時，振盪電路無法運作，通常設計分為以下兩種，
一.已預建於搭配主晶片內振盪電路中，請勿再外掛該迴授電阻於外部電路，
二.未預建於搭配主晶片內振盪電路中，需要將該迴授電阻設計於外部電路，其 中設計於外部電路，會依需設計振盪頻率之不同，選擇不同的迴授電阻阻值，
32.768KHz (音叉式石英)迴授電阻 - 常選擇 10M ~ 20MΩ 設計阻值。 高頻 MHz (AT Cut X’TAL)迴授電阻 - 常選擇 1MΩ 設計阻值。
為振盪電路必要設計元件，其目的是用於反向器增益放大信號用，無此迴授電阻時，振盪電路無法運作，通常設計分為以下兩種，
一.已預建於搭配主晶片內振盪電路中，請勿再外掛該迴授電阻於外部電路，
二.未預建於搭配主晶片內振盪電路中，需要將該迴授電阻設計於外部電路，其 中設計於外部電路，會依需設計振盪頻率之不同，選擇不同的迴授電阻阻值，
32.768KHz (音叉式石英)迴授電阻 - 常選擇 10M ~ 20MΩ 設計阻值。 高頻 MHz (AT Cut X’TAL)迴授電阻 - 常選擇 1MΩ 設計阻值。
2. Rd(DrainResistance-限流電阻):
為諧振電路串聯的電阻，設計於 XTAL_OUT 端，其主要目的為降低振盪迴路中 流過石英元件的驅動電流，藉由達到降低驅動功率(Drive Level)效果、防止異常 振盪(不穩定頻率跳動)，並降低靜噪目的。
為諧振電路串聯的電阻，設計於 XTAL_OUT 端，其主要目的為降低振盪迴路中 流過石英元件的驅動電流，藉由達到降低驅動功率(Drive Level)效果、防止異常 振盪(不穩定頻率跳動)，並降低靜噪目的。
3. Cg、Cd(Gate、DrainCapacitance-分外掛於閘級和汲極兩端負載電容):
主要目的為調整輸出頻率精準度，如果兩負載電容值過大或不足，皆會造成振 盪電路穩定性發生問題(甚至因為振盪電路無法起振輸出適正時脈信號，造成電 路或系統無法開機運作)，此部分調整影響頻率精準度同時，石英振盪電路相關 重要參數和特性(負性阻抗、驅動功率等)亦將會隨之變化影響。
主要目的為調整輸出頻率精準度，如果兩負載電容值過大或不足，皆會造成振 盪電路穩定性發生問題(甚至因為振盪電路無法起振輸出適正時脈信號，造成電 路或系統無法開機運作)，此部分調整影響頻率精準度同時，石英振盪電路相關 重要參數和特性(負性阻抗、驅動功率等)亦將會隨之變化影響。
【第二部】 振盪最大阻抗餘裕度測試 (以下簡稱:負性阻抗)
圖四為簡單振盪電路概念，我們以鐘擺擺幅來當成一個例子，
鐘擺開始左右擺動狀態下，當擺錘在最大擺角時，只要微微對擺錘質量點施加適正推力，這個鐘擺擺動條件便會進入穩定諧振模式，這個概念就是前篇所說的石英晶體振盪電路是利用考畢斯振盪電路的概念，
一個進入諧振模式的鐘擺我們開始施加阻力，當逐次在諧振擺動條件下加大阻力時，諧振中的鐘擺擺幅將會進入靜止模式。
相較於鐘擺施加的阻力大小，在石英晶體振盪電路測試中，我們稱其為負性阻抗。
量測負性阻抗( Negative R 或-R ) ，代表著振盪線路的振盪餘裕程度，觀察設計的振 盪電路起振安定與否的安定性係數。主要是測試石英晶體振盪電路穩定振盪狀態到停 止振盪狀態下所能承受的最大阻抗值，負性阻抗不是真實的阻抗，而是在石英晶體連 接 Drain 端的端子，串聯一個不存在振盪電路上的電阻(Rs)如下圖五所示，當此電阻值 由小、增大時，振盪電路上觀測到 Sinewave 振幅將會因電阻逐漸加大後，而其振幅信 號慢慢變小，直到不再量測得到振幅信號。此部分是振盪諧振電路中最重要參數，影響石英晶體振盪電路是否能穩定振盪，通常評估方向以五倍的 ESR 為基本要求，其中 ESR 的部分主要採用選擇的石英晶體振最大等效電阻( max. ESR )當基準，可獲得的倍 數越高，代表其諧振穩定性越好(車用規格，因涉人生安全，我們建議負性阻抗餘裕量 需大於十倍以上最大 ESR)。實際測試 Rs(Insert resistor)方式(參閱圖六)，負性阻抗計算 式如下:
負性阻抗 = 石英晶體有效電阻(Re) + 電路測試所得最大插入阻抗(Rs)
其中 Re=R1*(1+C0/CL)²，此即為石英晶體有效電阻(R1:石英晶體內阻、C0:靜態電容值、CL:負載電容值);Rs 即為石英晶體輸出端串接電阻，測試振盪狀態到停止振盪狀態下 最大阻抗值。整體負性阻抗餘裕量(倍)= 負性阻抗值/XTAL ESR(MAX)。
執行此觀察時，必需在振盪電路「關機後，重新開機再起振」，在這條件下我們量 測到插入電阻值(Rs)將會是最小，因為振盪電路在正常諧振起振時，是最困難(動能 小)，這時量測觀察到等同是最大靜摩擦力(但 Rs 最小)。
切勿使用 VR (可變電阻)，因為可變電阻是在起振狀態下，已有充足動能啟動振盪電路，這時需要更大電阻 Rs，讓振盪電路不再起振，這會讓設計者誤以為振盪電路已獲得安定的起振裕度(下參考圖七，本振盪電路最大插入阻抗為 400kohms)。
【第三部】 驅動功率量測
量測驅動功率主要目是確認石英晶體在振盪電路下測得的功耗，是否符合原廠設計 製造保證最佳線性穩定區?如圖八，石英晶體內阻偏差(⊿R)和諧振頻率偏差(⊿F/F)， 當驅動功率依 Log 變化量由小到大漸增。功率過大，線性度易進入非穩定區，
量測驅動功率測試方式，採用電流探棒以非接觸量測 XTAL_ Out 端流過石英晶體的 實際電流(如下圖九、十)，再依該被觀測特定的石英晶體的實際內阻 R1 值，採用 i2*Re 公式來計算驅動功率，
此項目測試，採用示波器、電流探棒來進行量測，如果是 MHz AT-Cut 石英晶體，業 界通常以 Tektronix 製 CT-6 高頻交流式電流探棒，可以在試波器上量測得 Vp-p 振幅， 因為 CT-6 電流探棒規格是”1mA/1mV”，如果信號經五倍放大，irms 可計算得，
當電流量測計算後，再以 DL ( P ) = i2 * Re 公式換算成驅動功率;判定標準為當實際 量測 Drive Level 是否符合石英晶體規格書中的 DL max.保證值以下？如果在最大驅動 功率保證值下，此電路設計即可符合穩定性標準。
反之，如超出保證的最大驅動功率規格，通常有兩種方法來降低驅動功率，
1. 可調整測定的石英晶體振盪電路上，所外掛兩端的 Cg//Cd 電容值組合，當降低 Cg//Cd 電容值，代表降低負載電容，將會減低流過的電流，得到較佳的驅動功率，同時增加負性阻抗裕度，但是該負載諧振頻率將會變得較快。
2. 可調整測定的石英晶體振盪電路上，增加一顆限流電阻(Rd)來調整(如圖八)，降 低流過石英晶體的電流，避免因 Drive Level 過大，造成頻率和內阻值穩定性偏 差。當增加限流電阻(Rd)時，將會影響輸出頻率特性和負性阻抗裕度(變差)，故需相互量測觀察取得平衡點。
【第四部】振盪頻率測量
振盪器設計於電路中，其最重要的項目為提供系統所需頻率，但系統對於頻率精準 度有其最大規格上、下限需求，相關規格需求將視所選用搭配系統晶片和產品會有不同要求，例如 Wi-Fi (IEEE 802.11) ≤ ±20ppm、Bluetooth (IEEE 802.15) ≤ ±40ppm、 Ethernet (IEEE 802.3) ≤ ±50ppm 等，
當要量測使用石英晶體自行設計石英振盪電路實際頻率量測方法，愛普生實驗室是採用改造於主動探棒來當偶合用信號天線，再結合信號放大器，將電路板上的振盪信號以非接觸式偶合方法來量測信號頻率，信號先接入試波器後，再輸出給計頻器。
我們以非接觸式偶合感應其振盪頻率信號，所量測得到的頻率精準度非常可靠，它不會因為主動探棒直接碰觸振盪電路某點，振盪電路頻率將會因來自主動探棒本體電容和容抗值，影響到振盪電路實際負載電容量，造成真實振盪頻率因為量測頻率方法不佳造成的頻率量測偏差。
圖十一，為愛普生量測石英晶體在振盪電路上產生頻率的方法，試波器是讓我們用來檢驗待量測指定的振盪信號波形是否異常?是否會觀察到來自電路中電源雜訊，或是有異常信號來自不同層走線所偶合來的寄生波形，或其它雜訊來源?
如果待量測振盪電路信號本身品質沒有問題，將會用計頻測讀取振盪頻率數值。
圖十一. 非接觸感應式頻率量測
石英晶體定義頻率精準規格為數值範圍，故被量測電路上的石英晶體自身偏差數 值，將會影響被量測盪電路的頻率偏移特性的觀察。在輸出頻率評估時，主要是以頻率偏差值進行判斷，其頻率偏差值(Frequency deviation)計算方式為下，
[(振盪電路量測之輸出頻率)-(石英晶體自身頻率)∕ 額定頻率值 ] x 10⁶
通常判斷振盪電路頻率偏差量標準，以高頻 AT-Cut MHz*石英元件來說，室溫檢查 量測時預設頻率偏差量，約接近 0ppm 越好(通常，我們會忽略正偏或負偏)。但是否 精準的同時，必需要兼顧負性阻抗和驅動功率是否符合設計條件。
*使用於計時器用 32.768kHz 音叉式石英元件，預設頻率偏差最好常保持正偏差。
【第五部】振盪電路頻率(F)、負性阻抗(-R)、驅動功率(D.L.)間相互關連
影響振盪線路頻率精準度或穩定與否，重要的參數就是整個線路上的負載電容 CL (Load Capacitance)，它是由 Gate 端的頻率調整電容(Cg)和 Drain 端的頻率調整電容(Cd) 及 PCB 走線和 IC 內部整體雜散電容(CStray)等三個變數共同組成。
其中 Crystal 負載電容及兩個落地電容為已知的參數，我們可以透過下列公式概略求得雜散電容值:
初版 PCB 電路設計，我們可依上公式，振盪電路中未知的 Cstray 偏差值，以 2 ~ 3pF 數值先「暫時」代入，便可概略推算出所需外掛於 Cg 和 Cd 端的電容值，初步設計時，我們通常只需設定 Cg=Cd 兩端外掛相互等同電容數值便可。
(例)
當選用石英元件 CLoad = 12.5pF 時，我們將 CStray ≈ 2 ~ 3pF 暫代入推算在此，可計算得到 Cg = Cd = 18pF ~ 22pF 為概略建議範圍，相關 MLCC 電容數值挑選，請依貴司常使用 MLCC 標準零件值來決定。
當選用石英元件 CLoad = 12.5pF 時，我們將 CStray ≈ 2 ~ 3pF 暫代入推算在此，可計算得到 Cg = Cd = 18pF ~ 22pF 為概略建議範圍，相關 MLCC 電容數值挑選，請依貴司常使用 MLCC 標準零件值來決定。
[ 5-1 ] 當外掛電容 Cg//Cd 增加時，其輸出頻率變慢、負性阻抗(-R)降低;
相反，如外掛電容 Cg//Cd 降低時，其輸出頻率變快、負性阻抗(-R)增加。 如下圖十一所示:
相反，如外掛電容 Cg//Cd 降低時，其輸出頻率變快、負性阻抗(-R)增加。 如下圖十一所示:
[5-2] 關於限流電阻(Rd)調整，主要的目的為降低驅動功率，讓使用的石英晶體在 振盪電路的特性能夠常保持穩定條件;隨著外掛電容調整可達高精準度，但驅動功率亦會隨之變動，故需藉由限流電阻(Rd)，進行調整達其目的。
當限流電阻增加時，驅動功率、負性阻抗兩者皆降低;相反，當限流電阻不用 或是將其降低時，驅動功率、負性阻抗兩者隨之增加(參閱圖十二)。此限流電阻於 電路設計時，如有預留，可調整搭配主晶片設計驅動功率過大時，可藉由此 Rd 進 行微調，相反如無使用可以零歐姆電阻代之。
由於增加限流電阻有其極限，無法無限增加，故需取得各參數平衡。
[5-3] 當選用石英晶體選用的 CLoad 低於實際振盪電路的 CLoad 時，依此條件匹配下所量得輸出頻率會變較慢(負偏差)，如需取得精準輸出頻率，需將電路中的兩外掛 Cg、Cd 電容漸次調小，達成相互 匹配平衡;
反之，當選用石英晶體選用的 CLoad 高於實際振盪電路的 CLoad 時，依此條件匹 配下所量得輸出頻率會變較快(正偏差)，
如需取得精準輸出頻率，需將電路中的兩外掛電容調大，達成平衡。參考下圖 十三所示:
石英晶體元件是電子業界性價比高的被動元件，它廣泛被設計使用於各類電子產品半導體所需要的高精度時脈來源，石英晶體雖然便宜且性價比高，但是以它用來設計出的石英振盪電路是類比電路，設計者很難去驗證測試所設計的振盪電路參數正常與否?如果您有任何石英振盪電路設計問題，或有相關工程驗證需求?歡迎隨時和台灣愛普生聯絡，或透過各授權代理商洽詢相關測試服務支援。
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